Εργαστήριο Μικροεπεξεργαστών και Υλικού

Μόνιμο URI για αυτήν την κοινότηταhttps://dspace.library.tuc.gr/handle/123456789/53

Νέα

Περιηγούμαι

Τώρα δείχνει 1 - 6 από 6

Reliable runtime architecture for multiprocessor systems on chip
(Πολυτεχνείο Κρήτης, 2014) Skarlatos Dimitrios; Σκαρλατος Δημητριος; Pnevmatikatos Dionysios; Πνευματικατος Διονυσιος; Dollas Apostolos; Δολλας Αποστολος; Papaefstathiou Ioannis; Παπαευσταθιου Ιωαννης
Mission critical applications rely on both hardware- and software-approaches for fault-tolerance. With the adoption of multiprocessor systems on chip (MPSoCs), processor fault-tolerance with modular redundancy has become a major issue, cost and performance wise. In this thesis first , we augment a task-parallel runtime system with support for transparent checkpoints of task data that may be written during task execution and seamlessly rerun failed tasks. The system can recover from transient errors during task execution within a single core by rerunning the failed task, as well as from permanent errors that disable a worker core by redistributing work among remaining cores. We have evaluated our implementation using six benchmarks and found that checkpointing incurs a performance overhead of 8\% on average, mainly due to the cost of memory copies, and only a negligible space overhead due to the recycling of checkpoint memory. Then, in order to protect the workers runtime system beyond the execution stage, we present ASGUARDIAN, a lightweight hardware mechanism based on a task-oriented model for general programmability. The ASGUARDIAN features both store-and-forward and cut-through capabilities to reliably transfer task descriptions and arguments between main memory and available worker cores. It also isolates the workers from accessing the main memory. A hardware prototype has been implemented on a Xilinx ML605 FPGA board using the widely-used ARM AMBA protocol. Introducing the ASGUARDIAN reliability features results in a 8% average overhead on hardware resources for a configuration with four Microblaze cores. The performance overhead for the store-and-forward and cut-through implementations were 2.3x and 1.2x respectively against an unprotected, shared memory system. When compared against an -unprotected- scratchpad-based memory system, the store-and-forward version showed an overhead of 1.7x, while the cut-through version showed a speedup of 6% on average.
Σχεδίαση επιλογής κινήσεων με αναγνώριση προτύπων για παίκτη Go βασισμένο σε αναδιατασσόμενη λογική
(Technical University of Crete, 2014) Filos Vasileios; Φιλος Βασιλειος; Dollas Apostolos; Δολλας Αποστολος; Pnevmatikatos Dionysios; Πνευματικατος Διονυσιος; Papaefstathiou Ioannis; Παπαευσταθιου Ιωαννης
Σύστημα ανάγνωσης RFID βασισμένο στο μικροελεγκτή AVR
(Technical University of Crete, 2014) Veremi Christina; Βερεμη Χριστινα; Dollas Apostolos; Δολλας Αποστολος; Pnevmatikatos Dionysios; Πνευματικατος Διονυσιος; Kalaitzakis Kostas; Καλαϊτζακης Κωστας
Επιτάχυνση προσομοίωσης δικτύου νευρώνων με χρήση αναδιατασσόμενης λογικής
(Πολυτεχνείο Κρήτης, 2015) Kousanakis Emmanouil; Κουσανακης Εμμανουηλ; Dollas Apostolos; Δολλας Αποστολος; Pnevmatikatos Dionysios; Πνευματικατος Διονυσιος
Τα τελευταία χρόνια η ανάπτυξη βιολογικών νευρωνικών μοντέλων έχει κεντρίσει το ενδιαφέρον των ερευνητών. Στόχος είναι η κατανόηση σε μεγαλύτερο βαθμό της συμπεριφοράς του εγκεφάλου. Έτσι, δημιουργήθηκαν ποικίλα βιολογικά νευρωνικά μοντέλα τα οποία προσομοιώνουν με μεγάλη λεπτομέρεια τον τρόπο επεξεργασίας και διάδοσης της πληροφορίας σε δίκτυα νευρώνων, αλλά και μοντέλα τα οποία από την πλευρά της βιολογικής πιστότητας είναι αρκετά περιληπτικά. Η παρούσα διπλωματική εργασία στοχεύει στην επιτάχυνση προσομοίωσης ενός δικτύου νευρώνων, σύμφωνα με το απλοποιημένο υπολογιστικό μοντέλο των Hodgkin and Huxley ως ένα νευρωνικό δίκτυο 2 επιπέδων. Το μοντέλο που υλοποιήθηκε, προσεγγίστηκε διαφορετικά από παρόμοιες υλοποιήσεις σε hardware, καθώς η διασυνδεσιμότητα των νευρώνων αποθηκεύτηκε σε εξωτερική μνήμη. Έτσι, η αποτύπωση του συστήματος πραγματοποιήθηκε σε ένα υβριδικό υπέρ-υπολογιστή βασισμένο σε αναδιατασσόμενη λογική, ώστε να εκμεταλλευτούμε τόσο τα πλεονεκτήματα της αναδιατασσόμενής λογικής, όσο και το υψηλό εύρος ζώνης των ελεγκτών εξωτερικής μνήμης της υβριδικής πλατφόρμας. Πιο συγκεκριμένα, υλοποιήθηκε ένα δίκτυο από 70 νευρώνες, όπου ο καθένας αποτελείται από 64 δενδρίτες και κάθε δενδρίτης από 512 συνάψεις. Το δίκτυο που δημιουργείται κατά την σύνδεση των νευρώνων μεταξύ τους είναι μερικώς συνδεδεμένο και μεταδίδει πληροφορία όταν είναι εφικτό. Το σύστημα είναι ευέλικτο, αφού τα δεδομένα του μοντέλου, ο χρόνος προσομοίωσης και το εξωτερικό ερέθισμα, είναι αποθηκευμένα στην εξωτερική μνήμη δίνοντας έτσι τη δυνατότητα στο χρήστη να εκτελέσει διαφορετικών ειδών προσομοιώσεις. Τέλος, το αποτέλεσμα ήταν 35 φορές πιο γρήγορη εκτέλεση της προσομοίωσης του δικτύου νευρώνων που υλοποιήθηκε σε μία Virtex-6 LX760 FPGA, σε σχέση με παρόμοιες προσομοιώσεις που υλοποιήθηκαν σε Software και εκτελέστηκαν σε ένα σύστημα με επεξεργαστή 4 πυρήνων στα 3.10 GHz.
Μέτρηση απόδοσης μνήμης και μηχανισμός ανάκτησης δεδομένων σε υπερυπολογιστή βασισμένο σε αναδιατασσόμενη λογική
(Technical University of Crete, 2015) Kalaitzis Konstantinos; Καλαϊτζης Κωνσταντινος; Dollas Apostolos; Δολλας Αποστολος; Pnevmatikatos Dionysios; Πνευματικατος Διονυσιος; Papaefstathiou Ioannis; Παπαευσταθιου Ιωαννης
Ο κλάδος των υβριδικών υπερ-υπολογιστών με χρήση αναδιατασσόμενης λογικής (FPGAs) είναι ένας αναπτυσσόμενος κλάδος των υπολογιστικών συστημάτων. Τα μηχανήματα αυτά όπως το Convey παρέχουν καινούργιες δυνατότητες στους χρήστες και βελτιωμένες επιδόσεις στις FPGAs. Ο κλάδος των συστημάτων αυτών είναι αρκετά σύγχρονος και δεν έχει μελετηθεί εκτενώς. Η παρούσα διπλωματική εργασία στοχεύει στην εξοικείωση με την καινούρια τεχνολογία που παρέχει το Convey και στη μελέτη και ανάλυση του τρόπου λειτουργίας του υποσυστήματος μνήμης του συνεπεξεργαστή (FPGAs) στο Convey HC-2. Μέσω πειραμάτων που πραγματοποιήθηκαν στα πλαίσια της εργασίας μετρήθηκε η ταχύτητα επικοινωνίας των FPGAs με το σύστημα της μνήμης μέσω της διεπαφής των memory controllers (MCs). Τα πειράματα στοχεύουν κυρίως στη μέτρηση της ταχύτητα προσπέλασης στοιχείων από τη μνήμη. Χρησιμοποιήθηκαν διαφορετικοί τρόποι προσπέλασης των δεδομένων, έτσι ώστε να βρεθεί ο αποδοτικότερος και να προταθεί για μελλοντικές εργασίες στο Convey. Η ακριβής ποσοτική μελέτη του υποσυστήματος μνήμης είναι ιδιαίτερα χρήσιμη για τη διαστασιολόγηση των προβλημάτων κατά τη διαδικασία σχεδίασης αρχιτεκτονικών. Τα αποτελέσματα των πειραμάτων παρέχουν σημαντικές πληροφορίες και δίνουν κατευθύνσεις για τον τρόπο προσπέλασης μεμονωμένων και μαζικών στοιχείων από τη μνήμη, αλλά και δομών δεδομένων, όπως είναι οι τριγωνικοί πίνακες. Η ανάλυση των αποτελεσμάτων των μετρήσεων αποκάλυψε σε μεγάλο βαθμό τον τρόπο λειτουργίας του συστήματος μνήμης και των MCs, ο οποίος δεν επιδέχεται σημαντικές παρεμβάσεις και είναι σε μεγάλο βαθμό τελειοποιημένος, τουλάχιστον στο εύρος των πειραμάτων που διεξήχθησαν.
Live video stream processing on a Maxeler Reconfigurable Computer
(Πολυτεχνείο Κρήτης, 2015) Gardelakos Argyrios-Alexandros; Γαρδελακος Αργυριος-Αλεξανδρος; Dollas Apostolos; Δολλας Αποστολος; Zervakis Michalis; Ζερβακης Μιχαλης; Pnevmatikatos Dionysios; Πνευματικατος Διονυσιος

Περιηγούμαι

Πλοήγηση Εργαστήριο Μικροεπεξεργαστών και Υλικού ανά Ημερομηνία έκδοσης